Determinación de la eficiencia en el procesamiento sobre arquitecturas multiprocesador y estrategias de tolerancia a fallos en HPC

Dentro de la línea de investigación que se está desarrollando, existen varios enfoques. Por un lado se viene trabajando sobre la implementación de algoritmos de procesamiento de imágenes sobre dispositivos reconfigurables, utilizando una combinación de diferentes técnicas de concurrencia y paralelis...

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Detalles Bibliográficos
Autores principales:	Osio, Jorge Rafael, Montezanti, Diego Miguel, Cappelletti, Marcelo Angel, Kunysz, Eduardo, Morales, Martín
Formato:	Objeto de conferencia
Lenguaje:	Español
Publicado:	2020
Materias:	Ciencias Informáticas Arquitecturas paralelas Procesamiento de imágenes Checkpoints de capa de sistema Tolerancia a fallos Sistemas multicores Láser testing Dispositivos reconfigurables
Acceso en línea:	http://sedici.unlp.edu.ar/handle/10915/103560
Aporte de:	SEDICI (UNLP) de Universidad Nacional de La Plata

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description	Dentro de la línea de investigación que se está desarrollando, existen varios enfoques. Por un lado se viene trabajando sobre la implementación de algoritmos de procesamiento de imágenes sobre dispositivos reconfigurables, utilizando una combinación de diferentes técnicas de concurrencia y paralelismo para tener en cuenta aspectos comunes de dichos algoritmos, y así mejorar la eficiencia en el procesamiento sobre las imágenes médicas. Por otra parte, debido a que el procesamiento paralelo requiere de la implementación de sistemas de múltiples procesadores, se ha trabajado en el desarrollo de metodología de tolerancia a fallos transitorios, que son cada vez más frecuentes en las arquitecturas paralelas (HPC), y que afectan especialmente a las aplicaciones de cómputo intensivo y ejecuciones de larga duración. Actualmente se está estudiando la detección y recuperación de errores en memorias y dispositivos de procesamiento sometidos a pulsos láser, técnica conocida como Láser Testing.
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Determinación de la eficiencia en el procesamiento sobre arquitecturas multiprocesador y estrategias de tolerancia a fallos en HPC

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